Verilog硬體描述語言數位電路設計實務 (附光碟) | 誠品線上

Verilog硬體描述語言數位電路設計實務 (附光碟)

內容簡介

內容簡介 本書深入淺出地介紹Verilog硬體描述語言的特性，以及電腦輔助設計工具(CAD)。Verilog語言是一種一般性的硬體描述語言，它的語法與C語言相似，易學易用。本書是以邏輯合成的方式寫成的，可讓剛開始使用Verilog來 設計數位電路的新手們，用起來很上手。本書目的在於藉由學習Verilog語言的過程中去瞭解硬體描述語言的設計概念，進而完成設計數位晶片的最終目標。最新版本中新增UDP，且增強Verilog 2001特色。

作者介紹

作者介紹 ■作者簡介鄭信源

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產品目錄 軟硬體版權聲明前言作者序第一章 數位電路的設計觀念1.1 數位系統的實作方法 1-21.2 典型的「半訂製」（Semi Customize）IC設計流程 第二章 Verilog硬體描述語言簡介2.1 硬體描述語言（Hardware Description Language，HDL）和傳統數位電路設計的優缺點比較 2.2 Verilog硬體描述語言（VHDL）的特性 2.3 電腦輔助設計工具（CAD）－Xilinx Vivado的介紹 2.4 Primitive Cell 2.5 Verilog模組整合與模擬的流程（Synthesis and Simulation Flow）－使用Xilinx Vivado 2.5.1 Verilog電路描述設計流程使用Xilinx Vivado2.6 VHDL電路模擬軟體－ModelSim的介紹 2.7 VHDL電路設計與模擬的流程（VHDL design in and simulation flow）－使用ModelSim 2.7.1 編譯Verliog電路描述 2.7.2 VHDL電路的模擬 2.8 Verilog模組合成與模擬的流程（Synthesis and Simulation Flow）－使用Synopsys的Designer Analyzer 第三章 Verilog的模組與架構3.1 Verilog的輸出入埠敘述 3.1.1 Verilog的模組架構 3.1.2 input（輸入埠）敘述 3.1.3 output（輸入埠）敘述 3.1.4 inout（雙向埠）敘述 3.1.5 輸出入埠的連接規定 3.2 Verilog資料型態（Data Types） 3.2.1 四種數值位準（Four Value Level） 3.2.2 wire（接線）敘述 3.2.3 wand（Wired-AND型接線）、wor（Wired-OR型接線）敘述3.2.4 reg（暫存器）敘述 3.2.5 選用wire（接線）或reg（暫存器）的敘述的時機 3.2.6 向量（Vectors）表示法 3.2.7 陣列（Arrays）表示法 3.2.8 記憶體（Memory）表示法 3.2.9 位元選擇（Bit-Selects）與部份選擇（Part-Selects） 3.3 Verilog的時間控制（Timing Control） 3.4 Verilog的四大模型（Model） 3.5 Verilog的模組（Module） 3.6 Verilog的語法協定 3.7 階層式設計（Hierarchy Design）的觀念 3.7.1 由低至高與由高至低的設計方式 3.7.2 埠對應（Port Mapping）連接的方式 第四章 能否用於電路合成的Verilog語法4.1 不能用於電路合成的Verilog語法 4.1.1 不能用於電路合成的「敘述」 4.1.2 不能用於電路合成的「運算子」 4.1.3 不能用於電路合成的「邏輯閘型態」 4.1.4 其他不能用於電路合成的建構方式 4.2 能用於電路合成的Verilog語法 4.2.1 能用於電路合成的「敘述」 4.2.2 能用於電路合成的「運算子」 4.2.3 能用於電路合成的「邏輯閘」 4.2.4 用可以電路合成的「邏輯閘」設計出電路圖(Schematic) 第五章 Verilog的敘述5.1 Verilog常用的敘述 5.2 assign敘述 5.3 always敘述 5.4 if敘述 5.5 if…else…敘述 5.6 case敘述 5.7 casex敘述 5.8 casez敘述 5.9 if與case這二大類敘述的使用時機 5.10 for敘述 5.11 function敘述 5.12 task敘述 5.13 function與task敘述的差異 第六章 Verilog電路設計的基本觀念6.1 訊號（signal）與變數（variable） 6.1.1 訊號（signal） 6.1.2 把數值／運算式指定給訊號（signal）或變數（variable） 6.1.3 變數（variable） 6.2 always中的訊號（signal）與變數（variable） 6.2.1 訊號與變數，範例1 6.2.2 訊號與變數，範例2 6.2.3 訊號與變數，範例3 6.3 使用括弧來描述複雜的電路結構 6.4 運算元的位用寬度（operator bitwidth） 6.5 重置（Reset）訊號與預設（Preset）訊號的重要性 第七章 算術運算7.1 『數字系統』基本介紹 7.2 『乘法』的基本觀念 7.3 『除法』的基本觀念 7.4 『無號數整數』的運算 7.4.1 無號數整數的『加法運算』 7.4.2 無號數整數的『減法運算』 7.4.3 無號數整數的『乘法運算』 7.4.4 無號數整數的『除法運算』 7.4.5 如何計算1.5倍的A、3倍的A呢？ 7.4.6 如何計算A除以9？ 7.4.7 四捨五入的方式 7.5 『有號數整數』的運算 7.5.1 有號數整數的『加法運算』 7.5.2 有號數整數的『減法運算』 7.5.3 有號數整數的『乘法運算』 7.5.4 無號數整數的『除法運算』 7.6 『無號數小數』的運算 7.6.1 無號數小數的『加法運算』 7.6.2 無號數小數的『減法運算』 7.6.3 無號數小數的『乘法運算』 7.6.4 無號數小數的『除法運算』 7.7 『有號數小數』的運算 7.7.1 有號數小數的『加法運算』 7.7.2 有號數小數的『減法運算』 7.7.3 有號數小數的『乘法運算』 7.7.4 有號數小數的『除法運算』 第八章 組合邏輯電路與簡易的算術邏輯運算8.1 組合邏輯（Combination Logic）電路 8.1.1 布林方程式之實作（implementation of Boolean Equation） 8.1.2 編碼器（Encoder） 8.1.3 解碼器（Decoder） 8.1.4 多工器（Multiplexier） 8.1.5 解多工器（DeMultiplexier） 8.1.6 比較器（Comparator） 8.1.7 累加器（Accumulator） 8.1.8 乘加器（Multipler and Accumulator） 8.1.9 三態閘（Three State） 8.1.10 雙向埠（Bidirectional Port，使用inout敘述） 8.2 簡易的算術邏輯運算單元（ALU）的設計 第九章 循序邏輯電路9.1 記憶元件設計 9.1.1 D型閂鎖（Latch） 9.1.2 D型正反器（D type Filp-Flop） 9.1.3 JK型正反器（JK type Filp-Flop） 9.1.4 T型正反器（T type Filp-Flop） 9.1.5 暫存器（Register） 9.2 移位暫存器（Shift Register） 9.2.1 串進串出（Serial In Serial Out）移位暫存器 9.2.2 串進並出（Serial In Parallel Out）移位暫存器 9.2.3 並進串出（Parallel In Serial Out）移位暫存器 9.2.4 並進並出（Parallel In Parallel Out）移位暫存器 9.3 計數器電路（Counter） 9.3.1 上數計數器（Count Up Counter） 9.3.2 下數計數器（Count Down Counter） 9.3.3 上數／下數計數器（Up／Down Counter） 9.4 除頻電路（Frequency Divider） 第十章 有限狀態機器10.1 循序電路的基本模式 10.2 同步（Synchronous）與非同步（Asynchronous）循序電路 10.3 有限的狀態機器（Finite State Machine，FSMs）的簡介 10.3.1 有限狀態機的種類 10.3.2 有限狀態機的表示方式 10.3.3 完全指定狀態（Completely Specified）與不完全指定狀態（Incompletely Specified） 10.3.4 有限狀態機的編碼方式（State Assignment或State Encoding）10.4 有限狀態機器的設計實例 第十一章 進階設計概念11.1 資源共用（Resource Sharing） 11.2 Verilog的編譯命令（Compiler Directives） 11.2.1 `include編譯命令 11.2.2 `define編譯命令 11.3 易於調整的設計方式（Scalable Design） 11.3.1 使用defparam敘述去取代（overriding）paramete值 11.3.2 使用'#'敘述去取代（overriding）parameter值 11.4 撰寫經濟實用的HDL程式碼之原則 11.4.1 使用括弧來描述複雜的電路結構 11.4.2 將「組合指定」敘述和「循序指定」敘述的部份描述區分開來111.4.3 善用「常數」（Constant） 11.4.4 運算元的位用寬度（Operator Bit-Width） 11.5 除彈跳電路（DeBounce circuit）與單一脈波電路（Mono pulsecircuit） 11.5.1 用and閘對輸入pulse做分析（DeBounce by and） 11.5.2 用有限狀態機（FSM）對輸入pulse做分析（DeBounce byFSM） 11.6 非同步Reset 11.7 節省電力的基本方法 第十二章 記憶體設計與應用12.1 隨機存取記憶體（Random Access Memory，RAM） 12.2 隨機存取記憶體（RAM）的擴充 12.2.1 隨機存取記憶體之位元組（Bits）的擴充方式 12.2.2 隨機存取記憶體之字組（Words）的擴充方式 12.3 隨機存取記憶體（RAM）的應用 12.3.1 堆疊（Stack）的運作：使用隨機存取記憶體來模擬 12.3.2 佇列（Queue）的運作：使用隨機存取記憶體來模擬 12.4 唯讀記憶體（Read Only Memory，ROM） 12.5 唯讀記憶體（ROM）的擴充 12.5.1 唯讀記憶體之位元組（Bits）的擴充方式 12.5.2 唯讀記憶體之字組（Words）的擴充方式 12.6 唯讀記憶體（ROM）的應用 12.6.1 指令唯讀記憶體（Instruction ROM） 12.6.2 資料唯讀記憶體（Data ROM） 12.6.3 使用一顆指令ROM與一顆資料ROM來推動特定功能的ALU第十三章 Verilog 2001增強特色13.1 Configuration 13.2 generate 13.3 Constant function 13.4 Indexed vector part select 13.5 Multi-dimensional Array 13.6 Array Bit and Part Select 13.7 Signed Arithmetic Extension 13.8 Power Operator 13.9 Re-entrant Task and Recursive Function 13.10 Comma-separated Sensitivity List 13.11 Combinational Logic Sensitivity 13.12 Enhanced File I O 13.13 Automatic Width Extension Past 32 bits 13.14 Default Net with Continuous Assign 13.15 Disable Default Net Declaration 13.16 Explicit In-line Parameter Passing 13.17 Combined Port Data Type Declaration 13.18 ANSI-style Port List 13.19 Reg Declaration With Initialization 13.20 "Register" Changed To "Variable" 13.21 Enhanced PLA Modeling 13.22 Accurate BNF, with Subsection 13.23 Enhanced Conditional Compilation 13.24 File and Line Compiler Directive 13.25 Attribute 13.26 Standard Random Number Generator 13.27 Enhanced Invocation Option Test 13.28 On-detect Pulse Error Propagation 13.29 Negative Pulse Detection 13.30 New Timing Constraint Check 13.31 Negative Timing Constraint 13.32 Enhanced SDF support 13.33 Extended VCD File PLI Enhancement 13.34 Verilog 2001新增的保留字、運算子、函數、compiler directive以及token 1第十四章 Verilog的檔案處理與除錯輔助功能14.1 測試平台（TestBench） 14.2 Verilo的檔案處理 14.2.1 $fopen以及 $fclose 14.2.2 $readmemb以及 $readmemh 14.2.3 $display、$write、$fdisplay以及 $fwrite 14.3 Verilog的除錯輔助功能 14.3.1 $monitor以及 $fmonitor 14.3.2 $strobe以及 $fstrobe 14.4 Verilog的時間格式與精確度 14.4.1 $timeformat 14.4.2 $printtimescale 14.4.3 $time、$stime以及 $realtime 14.5 資料型態轉換 14.5.1 $realtobits以及 $bitstoreal 14.5.2 $rtoi以及 $itor 14.6 Verilog的系統任務 第十五章 User Defined PrimitiveS15.1 User Defined PrimitiveS（UDPs） 15.1.1 UDP的特性 15.1.2 可用於UDP的邏輯值與Edge Trigger值 15.1.3 UDP的BNF表示法 15.2 組合邏輯UDP 15.3 循序邏輯UDP 附錄Ａ Verilog的識別字（Keywords）

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